1. 가속기를 더 달아도 연결이 느리면 기다려야 한다
여러 가속기에 나눠 처리하는 AI 작업은 계산 결과를 서로 주고받아야 합니다. 이때 데이터가 늦게 도착하면 다음 계산도 늦어집니다. UALink가 다루는 스케일업 연결은 가속기 사이에서 이런 통신을 짧은 지연과 높은 대역폭으로 처리하는 데 초점을 맞춥니다.
UALink에서는 하나의 스케일업 연결 영역을 팟이라고 부릅니다. 팟은 랙이라는 물리적 선반과 같은 말이 아닙니다. 가속기들을 어떤 연결 영역으로 묶었는지가 기준입니다. 이 팟들을 다시 이어 더 큰 클러스터를 구성하는 연결은 스케일아웃에 해당합니다. 따라서 스케일업을 무조건 랙 내부, 스케일아웃을 랙 외부로 나누면 정확하지 않습니다.
패키지 안의 칩렛을 잇는 규격은 UCIe 칩렛 표준 해설에서 다뤘습니다. GPU를 랙에 어떻게 배치하는지는 Kyber 랙 해설의 주제입니다. UALink는 그 사이에서 패키지 밖 가속기들을 연결합니다.
관련 근거: [3] UALink 컨소시엄 — FAQ (팟·랙 관계, 사양 열람과 IP 라이선스 구분)[10] ALBAKNOW — UCIe 칩렛 표준 (내부링크)[11] ALBAKNOW — Kyber 랙 구조 (내부링크)
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2. 메모리를 읽고 쓰는 통신도 패킷으로 전달된다
UALink는 Ultra Accelerator Link의 약자입니다. 컨소시엄은 2025년 4월 8일 200G 1.0 사양을 비준하고 공개했습니다. 가속기끼리 읽기·쓰기·원자 연산을 주고받는 것이 기본 동작입니다. 원자 연산은 여러 작업이 같은 값을 다룰 때 특정 연산이 쪼개져 실행되지 않도록 하는 방식입니다.
이를 메모리 시맨틱이라고 부릅니다. 원격 가속기의 메모리 영역을 주소로 지정하고 읽거나 쓸 수 있다는 뜻입니다. 다만 연결만 하면 모든 메모리가 하나처럼 작동한다는 뜻은 아닙니다. 실제 접근에는 하드웨어와 소프트웨어의 지원이 필요합니다.
메모리 방식 통신과 패킷 통신은 서로 반대되는 개념도 아닙니다. UALink 역시 요청과 데이터를 전송 단위로 묶어 보냅니다. 차이는 패킷의 유무가 아니라 어떤 요청을 처리하도록 연결을 설계했는지에 있습니다.
현재 공식 목록에는 Common 2.0, 데이터 링크·물리 계층 사양, 칩렛 및 관리 사양이 나뉘어 있습니다. Common 2.0은 네트워크 내부에서 연산을 처리하는 In-Network Compute를 포함합니다. 계층별 사양은 128G 1.0과 200G 2.0으로 구분됩니다. UALink Chiplet 1.01은 UCIe 3.0을 준수한다고 명시돼 있습니다. 따라서 'UALink 2.0'이라는 이름을 봤다면 어느 사양과 기능을 가리키는지도 확인해야 합니다.
관련 근거: [1] UALink 컨소시엄 공식 보도자료 — 200G 1.0 사양 비준 (2025-04-08, PDF)[2] UALink 컨소시엄 — 공식 사양 목록 (2026-09-25 열람)[4] UALink 1.0 기술 백서 — 이더넷 기반 PHY·스테이션 대역폭·전송 계층 구조 (PDF)[5] UALink 컨소시엄 블로그 — Intel의 스케일업 메모리 시맨틱 기고
3. NVLink Fusion은 무엇을 열었나
엔비디아는 2025년 5월 NVLink Fusion을 발표했습니다. 자체 가속기를 설계하는 파트너가 NVLink 기반 시스템에 참여할 수 있도록 하고, 파트너 CPU를 엔비디아 GPU와 연결하는 경로도 제시했습니다. CPU 쪽 연결에는 NVLink-C2C가 쓰입니다. 모두를 같은 종류의 링크로 연결한다는 뜻은 아닙니다.
UALink와의 차이는 사양과 제품을 누가 어떤 방식으로 구현하느냐에 있습니다. UALink는 컨소시엄이 사양을 공개하는 방식이고, NVLink Fusion은 엔비디아 기술을 기반으로 파트너의 칩을 통합하는 방식입니다. Fusion의 발표를 NVLink가 컨소시엄 공개 표준으로 바뀌었다는 뜻으로 읽으면 안 됩니다.
공개 표준도 조건 없이 쓸 수 있다는 뜻은 아닙니다. UALink FAQ는 사양 열람·개발과 제조·판매에 필요한 지식재산권 라이선스를 구분합니다. 사양 공개만으로 서로 다른 회사 제품의 호환성이 보장되는 것도 아닙니다. 지원 규격과 상호운용성 검증을 제품별로 확인해야 합니다.
수치에는 방향과 집계 범위가 붙어야 합니다. 엔비디아가 2025년 Fusion 발표에서 설명한 5세대 NVLink의 1.8TB/s는 GPU당 양방향 합산 대역폭입니다. 이를 UALink의 레인당 200G와 바로 비교할 수는 없습니다. 여기서는 발표 당시의 5세대 수치를 인용하며, 현시점의 모든 NVLink 제품을 대표하는 값으로 쓰지 않습니다.
UALink 백서에서 4레인으로 구성한 스테이션 하나는 송신과 수신이 각각 최대 800Gb/s입니다. 바이트로 환산하면 각 방향 100GB/s, 양방향 합산 200GB/s입니다. 이는 규격상 대역폭을 환산한 값이지, 애플리케이션 실측 처리량이 아닙니다. GPU 하나에 이런 연결을 몇 개 배치했는지까지 알아야 GPU당 수치와 비교할 수 있습니다.
관련 근거: [3] UALink 컨소시엄 — FAQ (팟·랙 관계, 사양 열람과 IP 라이선스 구분)[4] UALink 1.0 기술 백서 — 이더넷 기반 PHY·스테이션 대역폭·전송 계층 구조 (PDF)[6] NVIDIA 공식 뉴스룸 — NVLink Fusion 발표 (2025-05-18)[7] NVIDIA 기술 블로그 — NVLink Fusion 통합 구조(1.8TB/s 양방향·NVLink-C2C)
4. 헬리오스의 UALoE는 이더넷 스위치를 활용한다
AMD는 2026년 7월 23일 발표한 헬리오스에 UALink over Ethernet, 줄여서 UALoE를 채택했다고 밝혔습니다. 회사가 제시한 구성은 랙당 MI455X GPU 72개와 최대 31TB의 HBM4 메모리입니다. 기술 블로그는 랙 전체의 집계 스케일업 대역폭을 최대 260TB/s로 설계했다고 설명합니다. 회사의 설계 수치이며 독립적인 실측 결과는 아닙니다.
UALoE를 '이더넷 물리 계층 위에서 동작하는 UALink'라고만 설명하면 차이가 사라집니다. UALink 200G 1.0도 이더넷 기반 물리 계층을 사용하기 때문입니다. UALink 백서는 그 위의 데이터 링크와 프로토콜 계층은 UALink 고유 구조로 구분합니다.
헬리오스에서 AMD가 강조한 것은 표준 이더넷 스위치 ASIC을 이용한다는 점입니다. GPU 간 경로는 스위치 한 단계를 거치는 단일 홉 구조라고 설명합니다. 랙 전체가 스위치 칩 단 하나로 구성된다는 뜻은 아닙니다. AMD는 여러 스위치 트레이에 분산된 연결 구조도 함께 제시했습니다.
스케일아웃에는 울트라 이더넷 컨소시엄(UEC)의 방향에 맞춘 이더넷을 쓴다고 밝혔습니다. 같은 랙에서 이더넷을 활용하더라도 UALoE는 스케일업, UEC 관련 설명은 스케일아웃에 해당합니다. 두 이름을 하나의 프로토콜처럼 묶지 않는 편이 정확합니다.
72개는 헬리오스의 제품 구성이고, 1,024개는 UALink 200G 1.0의 규격상 한도입니다. 이 차이를 성능 차이로 해석할 수 없습니다. 이번에 확인한 자료에는 전용 UALink 스위치 방식과 UALoE를 같은 조건에서 측정한 비교 결과가 없습니다. UALoE를 임시방편이라고 규정하거나 어느 쪽이 더 빠르다고 단정할 근거도 부족합니다.
관련 근거: [4] UALink 1.0 기술 백서 — 이더넷 기반 PHY·스테이션 대역폭·전송 계층 구조 (PDF)[8] AMD 공식 뉴스룸 — Helios 랙스케일 발표 (2026-07-23)[9] AMD 공식 기술 블로그 — Helios 스케일업 네트워킹(UALoE·260TB/s 설계·스위치 트레이 분산)
5. 표준 이름보다 제품의 지원 범위를 확인해야 한다
제품 발표에서 먼저 볼 것은 지원 사양의 이름과 버전입니다. 메모리 방식 통신을 지원한다는 설명만으로 특정 UALink 사양을 구현했다고 판단할 수는 없습니다. 연결할 가속기, 스위치, 소프트웨어가 실제로 어떤 조합을 지원하는지도 필요합니다.
대역폭 옆에는 레인당인지, GPU당인지, 랙 전체인지 적혀 있어야 합니다. 송신 한 방향과 양방향 합산도 구별해야 합니다. 이 조건을 맞춘 뒤에도 학습·추론 처리량이나 지연은 별도 측정값으로 확인해야 합니다. 큰 대역폭 숫자 하나가 실제 작업의 속도 차이를 대신하지는 못합니다.
가속기 연결을 다른 부품의 변화와 함께 보고 싶다면 엔비디아 로드맵 해설을 이어 읽을 수 있습니다. 메모리·패키징·광연결이 AI 시스템에서 각각 어떤 역할을 맡는지 다룹니다.
자료 확인 기준: 2026-09-25. 컨소시엄의 발표·기술 백서·사양 목록·FAQ와 기업의 공식 자료를 대조했습니다. 전체 규범 사양의 구현 적합성을 검증한 것은 아니며, 같은 조건의 독립적인 성능 비교도 이번 자료에는 없습니다.