A1 지도 다음, 서랍을 열다
앞서 A1 첨단 패키징 지도에서 CoWoS를 'TSMC 2.5D 패키징'이라는 큰 틀로 정리했다면, 이번 글은 그 서랍을 직접 열어 보는 심화편입니다. 테크 뉴스에 자주 오르는 'CoWoS-L 공급 병목', '5.5배 레티클', 'CoWoS-R 채택 여부'가 물리적으로 정확히 어느 층, 어떤 구조의 이야기인지 짚어 봅니다.
CoWoS란 무엇인가 — 공정 순서에서 온 이름, 그리고 레티클 배수
CoWoS라는 이름(Chip on Wafer on Substrate)은 공정 순서에서 왔습니다 — 칩을 인터포저 웨이퍼 단계에서 먼저 접합(Chip on Wafer)하고, 그 웨이퍼를 개별 단위로 잘라 패키지 기판에 실장(on Substrate)하는 흐름입니다(TSMC 2014 발표자료의 공정도: CoW 본딩 → 후면 TSV 노출 → oS 패키징). 완성된 패키지에서는 로직 다이와 HBM이 인터포저 — 다이 사이를 잇는 미세 배선을 담은 중간층 — 위에 나란히(2.5D) 놓입니다. 이렇게 하면 패키지 기판(PCB급 배선)으로는 불가능한 밀도의 연결을 짧은 거리에서 확보할 수 있습니다. TSMC 공식 자료 기준으로 CoWoS는 2012년 양산에 들어갔고, 2022년 말 생성형 AI 이후 수요가 급증했습니다. '레티클 몇 배'라는 표현은 인터포저 규모를 나타내는 관용 단위입니다. 레티클은 원래 회로 패턴을 담은 마스크를 가리키고, 노광 장비가 그 패턴을 웨이퍼에 한 번에 전사하는 표준 노광 필드가 통상 26×33mm(약 858mm²)입니다. 인터포저는 이 필드를 여러 번 이어 찍어 훨씬 크게 만들므로, 패키징에서 '3.3배 레티클'이라고 하면 인터포저 면적이 표준 노광 필드 3.3장분 규모라는 뜻입니다(TSMC는 3.3배를 '약 2,700mm²'로 병기하는데, 이는 단순 산술 환산이 아닌 TSMC 표기 수치입니다). 인터포저가 넓을수록 로직 다이와 HBM을 배치할 여지가 커집니다.
S·R·L — 인터포저를 무엇으로 만드느냐
세 변형은 인터포저 재료와 구조로 갈립니다(TSMC 공식 기술 페이지 기준). CoWoS-S(Silicon)는 인터포저 전면이 실리콘입니다. 실리콘 인터포저 전반에 반도체 공정으로 고밀도 배선을 제공하고, 실리콘 관통 전극(TSV)과 딥 트렌치 커패시터(전원 안정화용)를 내장합니다. 실리콘 인터포저는 크게 만들수록 비용과 수율 부담이 커지므로(일반론), TSMC가 현재 공개한 S의 지원 범위는 3.3배 레티클(약 2,700mm² 병기)까지이고 그보다 큰 인터포저에는 L 또는 R을 권장합니다. 엔비디아 H100급이 이 계열입니다(A1 기검증). CoWoS-R(RDL)은 실리콘 대신 폴리머와 구리 배선으로 된 재배선층(RDL) 인터포저로 SoC와 HBM을 잇습니다. TSMC 공식 설명 기준으로 2023년부터 양산 중이며, RDL 인터포저가 상대적으로 유연해서 인터포저와 패키지 기판 사이 C4 접합부의 응력 완화와 신뢰성 확보에 유리하고 패키지를 키우기 좋다는 것이 장점입니다(참고로 CoWoS 단면에서 상부 다이와 인터포저 사이는 마이크로범프, 인터포저와 기판 사이가 C4 범프입니다). 배선 밀도는 실리콘보다 낮으므로 초고밀도 연결이 덜 필요한 설계에 맞는 선택지로 이해하면 됩니다(일반론). CoWoS-L(Local Silicon Interconnect)은 RDL 인터포저에 국소 실리콘 연결 칩(LSI)을 결합한 구조입니다. TSMC 공식 설명 기준으로 LSI는 서브미크론 구리 배선 여러 층으로 다이 간 고밀도 연결을 제공하며, SoC-SoC, SoC-칩렛, SoC-HBM 등 다양한 연결 구조에 쓰일 수 있고, 그 금속 종류·층수·피치는 CoWoS-S의 제공 사양과 정렬됩니다 — 즉 실리콘이 필요한 구간에는 S급 고밀도 연결을 두면서 나머지를 RDL로 채워 대면적화하는 방식입니다. 여기에 전원 안정화용 임베디드 딥 트렌치 커패시터(eDTC)와 다양한 임베디드 칩을 함께 통합합니다. 첫 CoWoS-L은 3.5배 레티클 규격으로 2024년부터 양산 중이며, 인터포저 크기를 계속 키워 가는 것이 공식 방향입니다. 개별 제품에서 LSI가 실제로 어디에 배치되는지는 별도 확인이 필요합니다 — 블랙웰의 경우 두 컴퓨트 다이 사이를 10TB/s로 잇는 브리지가 대표적 용도로 분석됐습니다(보도). 필요한 곳만 실리콘을 쓰는 구조는 대면적 인터포저를 만들 때 설계상 이점이 있지만, 실제 제품 수율은 설계·공정마다 다르므로 별개로 봐야 합니다. TSMC 공식 로드맵의 5.5배·14배 확장은 사실상 이 계열 위에서 진행됩니다(공식 보도자료는 변형명을 특정하지 않으므로 업계 해석).
관련 도표 보기
큰 인터포저의 대가 — 열팽창 차이와 휨
큰 인터포저의 대가는 휨(워피지)입니다. 실리콘 다이·실리콘 브리지·RDL·유기 기판은 열팽창계수(CTE)가 서로 달라, 온도가 오르내릴 때 늘고 줄어드는 정도가 다르고 면적이 넓을수록 그 차이가 누적돼 패키지가 휘거나 접합이 벌어질 수 있습니다(기술 일반론). 실제로 블랙웰이 CoWoS-L을 처음 적용한 2024년, GPU 다이·LSI 브리지·RDL 인터포저·기판 사이의 CTE 불일치로 인한 워피지가 수율 문제의 원인으로 분석됐고 엔비디아가 다이의 상부 금속층·범프를 재설계했다는 보도가 있었습니다(3D InCites 2024-10, 세미애널리시스 인용).
엔비디아는 어디에 서 있나 — H100은 S, 블랙웰부터 L
엔비디아 제품별 패키징은 TSMC나 엔비디아가 공식 표로 공개하지 않습니다. 다만 업계 보도·분석은 일관됩니다 — H100(호퍼)은 CoWoS-S, 블랙웰(B100/B200)은 CoWoS-L을 처음 채택한 제품이며(톰스 하드웨어·테크인사이츠 분석 보도), 두 개의 레티클급 컴퓨트 다이를 브리지로 잇는 구조가 L을 요구했습니다. 블랙웰 울트라(B300)도 L 계열로 보도됐고, 2026년 하반기 출하 예정인 루빈은 엔비디아 공식 자료 기준 컴퓨트 다이 2개, HBM4 최대 288GB, 메모리 대역폭 최대 22TB/s, 3,360억 트랜지스터이며, NVFP4 추론 성능은 Transformer Engine 기준 최대 50페타플롭스(dense 기준 학습 35페타플롭스)입니다(공식 비교표). HBM4 8스택 구성과 CoWoS-L 채택은 보도·분석 기준입니다. 여기서 눈여겨볼 보도가 2026년 6월 30일에 나왔습니다. 세미애널리시스는 엔비디아가 2027년 루빈 울트라의 원안 — 레티클급 컴퓨트 다이 4개+HBM4E 16스택을 한 패키지에 — 을 '제조 실행 우려'로 접고 다이 2개+HBM4E 8스택 설계로 선회했다고 전했습니다(톰스 하드웨어 인용 — 비공식·엔비디아 확인 없음, 이 사이트 A2에서 다룬 트렌드포스 4월 '2+2 선회' 보도와 같은 맥락). 이 보도가 사실이라면, 단일 패키지의 집적도를 높이는 과정에서 제조 복잡성과 냉각·공급 일정을 함께 절충해야 한다는 것을 시사합니다. 패키지 대면적화, 3D 적층(SoIC), 랙 단위 확장은 각기 다른 제약을 다루는 설계 선택지입니다.
TSMC 로드맵 — 3.3배에서 14배 초과까지
TSMC가 2026년 4월 22일 북미 기술 심포지엄에서 공식 발표한 로드맵은 이렇습니다: 5.5배 레티클 CoWoS 양산 중(2026) → 14배 레티클 2028(대형 컴퓨트 다이 약 10개·HBM 20스택 통합) → 14배 초과 2029, 그리고 별도의 보완 기술로 40배 레티클 SoW-X(웨이퍼 스케일) 2029. 심포지엄에서 공개된 TSMC 슬라이드(톰스 하드웨어 기사 수록)는 단계별 지원 구성을 이렇게 표기합니다 — 2024년 3.3배/HBM3 8스택, 2026년 5.5배/HBM3E·HBM4 12스택(수율 98% 초과), 2027년 9.5배/HBM4E 12스택, 2028년 14배/HBM5 20스택, 2029년 14배 초과/HBM5E 24스택. 톰스는 기사 본문에서 2027년을 'HBM5'로 썼지만 슬라이드 원문은 HBM4E이므로 이 글은 슬라이드를 따릅니다. 9.5배 단계의 기판 크기 120×150mm는 톰스 기사 정리 수치입니다. TSMC는 2024년 고급 패키지 대비 2029년 컴퓨트 트랜지스터 48배·메모리 대역폭 34배를 제시했는데 — 이는 공정 미세화(N7→A14 약 4배)와 3D 적층·CoWoS 확장을 합친 수치라고 설명했습니다.
수율과 공급 — 98%를 넘었다는 말의 범위
수율과 공급은 더 최근 발언이 있습니다. 트렌드포스(8/11)에 따르면 TSMC 부사장 Jun He는 2026 OCP APAC 서밋에서 5.5배 레티클 CoWoS의 수율이 복수 AI 고객 제품에서 꾸준히 98%를 넘고 일부는 99%에 이른다고 밝혔습니다 — 모든 제품이 같은 수율이라거나 고객 완제품 수율까지 그 수준이라는 뜻은 아닙니다. 그는 CoWoS 생산능력을 3년간 매년 거의 두 배로 늘렸지만 '아직 수요를 완전히 충족하지는 못했고 거의 근접했다'고 했고, 동시에 AI 공급망의 병목으로 메모리와 ABF 기판을 지목했습니다 — 향후 수년간 메모리 부족뿐 아니라 ABF 기판 공급이 빠듯할 것이며, 복수 공급사 소싱 시 공급사별 기계·열 특성 편차가 공정 제어를 어렵게 한다는 취지입니다. 정리하면, 패키징 생산능력과 함께 메모리·ABF 기판의 공급 및 특성 관리도 전체 공급망을 제약하는 요소로 부각되고 있습니다.
한국 접점 — 지원 구성과 채택 구성을 구분해서 읽기
CoWoS 각론이 국내 산업에 닿는 지점은 명확합니다. 인터포저 확대는 더 많은 로직 다이와 HBM을 배치할 여지를 넓힙니다 — TSMC 슬라이드 기준으로 지원 구성이 8→12→20→24스택으로 늘어나는데, 실제 스택 수는 로직 다이의 크기와 배치, 배선, 전력·냉각 조건에 따라 달라지며(슬라이드에서도 5.5배와 9.5배는 모두 12스택), TSMC의 지원 구성과 엔비디아 제품의 채택 구성은 구분해야 합니다. 어느 쪽이든 그 스택은 SK하이닉스·삼성전자·마이크론이 공급합니다. 동시에 HBM4부터 베이스 다이가 로직 공정으로 넘어가면서(A3) HBM 공급사는 파운드리 생태계와 얽힙니다 — SK하이닉스는 TSMC와 협력하고 삼성전자는 자체 4나노 파운드리를 쓰는 구도에서(A2·A3 기검증), 고객 맞춤 베이스 다이를 만드는 역량과 CoWoS 같은 패키징과의 호환성 검증이 메모리 회사의 경쟁력 요소로 더해집니다(구조적 판단). 개별 기업의 CoWoS향 물량이나 수주는 공시 기준으로만 확인해야 하고, 이 글은 구조만 짚습니다.
편집자 판단 — 변형명보다 레티클 배수
제 판단으로는 CoWoS를 추적할 때 가장 실용적인 기준은 '변형 명칭(S냐 L이냐)'보다 레티클 배수의 확장과 그에 따라 배치할 수 있는 로직·HBM의 여지입니다. 변형명은 인터포저 재료의 선택이고, 배수는 한 패키지에 얼마나 많은 연산과 메모리를 붙일 수 있는지의 규모입니다. 다만 그 규모는 공짜가 아닙니다 — 인터포저가 넓어질수록 재료 간 열팽창 차이로 인한 휨 제어가 어려워지고, 루빈 울트라의 4다이→2다이 선회 보도가 사실이라면 패키징 로드맵의 면적 확장이 곧바로 단일 칩의 양산 안정성으로 이어지지는 않는다는 점을 시사합니다. 패키지 대면적화, 3D 적층, 랙 단위 확장은 각기 다른 제약을 다루는 선택지이고, 다음 글은 그중 랙 이야기입니다.