이 지도를 만든 이유

AI의 급속한 진보는 반도체 기술의 성장을 견인하기도 하였지만, 고도의 기술력이 요구됨에 따라 주요한 병목이 되기도 합니다. 전세계의 반도체 관련 기업들이 기술 혁신을 위해 저마다 새로운 아키텍처나 소재를 도입하며 각축을 벌이고 있습니다. 따라서 동일한 목적과 기능이지만 용어가 다르거나 생소하기도 합니다. AI시대의 두뇌와 같은 핵심 하드웨어로서의 반도체 구조를 전체적으로 아우르는 조감도를 그림으로써, 방향성을 쉽게 이해하도록 정리해보았습니다.

왜 성능 경쟁의 무대가 패키징으로 옮겨왔나

반도체 산업은 50년간 회로 선폭을 좁히는 전공정 미세화(무어의 법칙)로 성능을 올려왔습니다. 그러나 선폭이 나노미터 물리 한계에 다가서며 미세화의 비용은 급증하고, 미세화만으로 얻는 성능·전력·비용 개선은 어려워졌습니다. 돌파구로 부상한 것이 이종 집적(Heterogeneous Integration) — 로직 다이, HBM, 광학 소자를 하나의 패키지에 유기적으로 결합해 시스템 수준 성능을 끌어올리는 첨단 패키징입니다. 이것이 단순한 기술 선택이 아니라 시장 지배력의 문제라는 점은 숫자가 보여줍니다.

  • 시장조사업체 트렌드포스 집계 기준 TSMC의 파운드리 매출 점유율은 2026년 1분기 72.3% (분기·집계 기관에 따라 수치 상이)
  • 업계 분석은 그 배경으로 2나노 양산과 함께 CoWoS 공급 부족 — 패키징 생산능력 자체가 병목
  • 어떤 AI 칩이 언제 얼마나 출하되는지를 패키징 캐파가 결정하는 구조

기술 지도 — 이름이 갈리는 기준부터

기술 이름은 하나의 기준이 아니라 여러 기준의 조합으로 갈립니다 — 칩을 나란히 놓는가 수직으로 쌓는가(2.5D·3D), 무엇으로 연결하는가(실리콘·RDL 인터포저, 국소 브리지), 어떤 단위로 만드는가(웨이퍼·패널), 어떻게 접합하는가(범프·하이브리드 본딩). 기준이 서로 다르므로 한 패키지에 여러 기술이 함께 쓰입니다: EMIB도 2.5D 배치이고, CoWoS-L도 브리지를 쓰며, SoIC로 수직 적층한 칩을 CoWoS로 연결하는 조합도 가능합니다. 아래 다이어그램과 비교표는 이 조합들을 대표 갈래 다섯으로 묶은 지도입니다.

  • 2.5D 인터포저 — 칩을 나란히 놓고 실리콘·RDL 판으로 연결 (TSMC CoWoS 계열)
  • 브리지 — 연결이 필요한 지점에만 작은 실리콘 조각을 매립 (인텔 EMIB, 삼성 I-CubeE — 배치는 2.5D)
  • 패널 레벨 — 원형 웨이퍼 대신 사각 대면적 패널로 제조 (TSMC CoPoS, 삼성 SoP)
  • 웨이퍼 스케일 — 웨이퍼 전체를 하나의 시스템으로 (TSMC SoW-X)
  • 3D 적층 — 칩을 수직으로 쌓아 접합 (X-Cube·SoIC, 접합 방식으로 하이브리드 본딩)

TSMC — CoWoS 생태계의 규모로 방어

TSMC는 CoWoS 제품군을 실리콘 인터포저(S)·RDL 인터포저(R)·RDL에 국소 실리콘 브리지(LSI)를 결합한 L로 나누고 생산능력을 공격적으로 늘리는 전략입니다. 공식 로드맵은 웨이퍼 규모 통합(40레티클급 SoW-X)을 2029년 예상 기술로 제시합니다. 후속 패널 기반 CoPoS는 대면적 가공의 휨(warpage)·균일성 난제가 과제로 꼽히며, 패널 공정의 도입 속도에 따라 기존 CoWoS의 활용 기간이 길어질 가능성이 있습니다.

삼성전자 — 메모리·파운드리·패키징 턴키

삼성전자는 메모리(HBM)–파운드리(2나노 GAA)–패키징을 한 회사에서 해결하는 턴키가 무기입니다. HBM4부터 메모리 베이스 다이에 로직 공정이 들어가므로 수직 계열화의 리드타임 이점이 커집니다. 천안의 패널 레벨 패키징(PLP) 인프라를 활용한 SoP로 초대형 모듈 시장을 노립니다.

인텔 — 경제성과 개방형 생태계

인텔은 경제성과 개방성으로 파고듭니다. 기판에 작은 브리지만 매립하는 EMIB 계열은 대형 인터포저가 필요 없어 비용 효율을 공식적으로 내세우고, TSV를 더한 EMIB-T는 차세대 가속기의 전력 공급 문제를 겨냥합니다. 구글 차세대 TPU 수주 보도(공식 확정 아님)는 "TSMC 의존도를 낮추려는 빅테크"라는 수요와 맞물려 있습니다.

편집자 판단 — 당분간의 관전 변수

제 판단으로는 세 갈래 중 당분간 주목할 변수는 인터포저의 공급부족입니다. TSMC에서는 공급량을 늘리기 위해 자구책을 마련하고 있으나, 폭발적 수요는 결국 인텔이나 삼성전자에게 기회로 다가오고 있습니다. TSMC의 CoWoS 시리즈와 견주고자, 인텔은 EMIB을 공격적으로 프로모션하고 있고, 삼성전자도 이미 I-Cube 시리즈를 어필하며 2nm 파운드리 공정과의 시너지를 통해 도약의 기회를 마련할 것으로 예상됩니다.

수요가 보여주는 한계 — 엔비디아 루빈 울트라

수요 쪽 사정도 지도의 일부입니다. 엔비디아 루빈 울트라가 패키지 대형화에 따른 수율·비용 부담으로 2다이 구성을 유지할 가능성이 보도된 것은, 패키지가 커질수록 평탄도·치수 안정성·수율이라는 물리적 과제가 커진다는 것을 보여줍니다. 유리기판이 주목받는 배경도 이 요구와 맞닿아 있습니다.

다음 5년 ① 유리기판

유리기판은 높은 평탄도와 치수 안정성으로 미세 배선과 대면적 패키징에 유리한 소재입니다. 다만 일정은 유동적입니다 — 패키지가 커질수록 유기 기판의 한계는 분명해지지만, 가공 수율이 상용화의 관건으로 꼽힙니다.

  • 시제품 수율이 아직 낮다는 보도가 이어져 상용화 일정이 유동적 (업체·공정별로 상이 — 일반화 주의)
  • SKC 앱솔릭스의 양산 관측은 2027년으로 이동 (보도 기준)
  • 삼성전기는 유리 코어 기판 JV(글라셈)를 세웠고, 완성 패키지 기판 양산 목표는 2028년 (보도 기준 — 코어 생산 주체와 완성 기판 주체는 구분)

다음 5년 ② 하이브리드 본딩

하이브리드 본딩은 솔더 범프를 없애고 구리-구리와 절연막-절연막을 함께 접합해, 칩 사이 연결 길이와 적층 높이를 줄이고 기생 성분을 낮추는 기술입니다. 고단 HBM의 접합 기술 후보 중 하나로 꼽히는데, SK하이닉스는 16단 개발 경로로 Advanced MR-MUF와 하이브리드 본딩을 모두 제시하고 있어 — 적용 여부는 확정이 아니라 기술 선택의 문제입니다. 파운드리들은 자사 3D 적층 기술(X-Cube, SoIC)에 이 접합을 결합하는 중이며, SoIC 자체는 이미 양산 적용 단계입니다.

지도를 읽는 법

정리하면 — 지금의 판은 "CoWoS의 TSMC, 메모리-패키징 턴키의 삼성, EMIB의 인텔" 구도 위에서, 패널·유리·하이브리드 본딩이라는 차세대 변수들이 적용 범위를 넓혀가며 판을 바꾸는 구조입니다(3D 적층은 이미 양산 적용 — 관전 포인트는 최초 등장이 아니라 확산 속도). 개별 기술 뉴스가 나올 때 이 지도 위 어느 칸의 이야기인지 짚으면, 흐름을 놓치지 않습니다.