1. 6에서 4로 줄었는데, 왜 밀도는 50% 늘어날까
F는 셀 면적을 비교할 때 쓰는 최소 형상 치수입니다. 보통 최소 선폭으로 설명하며, 선과 틈의 폭을 각각 F로 잡은 단순한 배치에서는 한 주기가 2F입니다. 이 기준으로 6F² 셀은 3F×2F, 4F² 셀은 2F×2F로 나타낼 수 있습니다. SK하이닉스 뉴스룸의 구조 해설도 6F²를 워드라인 방향 3F로, 4F²를 양 방향 모두 2F로 설명합니다.
두 셀의 F가 같다면 계산은 간단합니다. 셀 하나의 면적은 6F²에서 4F²로 줄어 상대값이 4÷6, 약 0.667이 됩니다. 같은 넓이에 놓을 수 있는 셀 수는 6÷4, 즉 1.5배입니다. 면적 감소율은 약 33%, 셀 밀도 증가율은 50%입니다. 서로 역수 관계라 증가율과 감소율이 같지 않습니다. 이 계산은 같은 F를 가정해 ALBAKNOW 편집팀이 했습니다. 칩 바깥 연결부나 주변회로, 불량 여부까지 반영한 제품 수치는 아닙니다.
4F²가 절대적인 크기의 하한선인 것도 아닙니다. F가 작아지면 4F²의 실제 면적도 줄어듭니다. 반대로 F가 다른 두 공정은 앞의 계수 4와 6만 보고 어느 셀이 더 작은지 판단할 수 없습니다. 발표에서 말하는 '10나노급' 공정 이름을 그대로 F에 대입해서도 안 됩니다.
관련 근거: [3] SK하이닉스 뉴스룸 — D램·낸드 전망 전문가 해설 1편, BCAT·4F² 셀 구조 설명 (2026-09-22 열람)
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2. 기존 셀도 평평한 구조는 아니다
D램 셀은 데이터를 전하로 저장하는 커패시터와, 전하를 넣고 꺼내는 통로를 제어하는 트랜지스터로 구성됩니다. 셀을 줄이려면 두 소자뿐 아니라 셀에 연결되는 배선과 접점도 함께 배치해야 합니다.
기존 6F² D램을 '트랜지스터가 바닥에 납작하게 누워 있는 구조'로 그리면 오해가 생깁니다. 널리 쓰이는 BCAT는 소스와 드레인 사이에 매립형 채널을 만들어 채널 길이를 확보하는 구조입니다. 수직 방향을 쓰지 않던 D램에 처음 기둥을 세우는 변화는 아닙니다.
VCT는 전류가 흐르는 채널을 수직 방향으로 배치해, 트랜지스터가 차지하는 평면 면적을 줄이려는 접근입니다. 삼성의 ISSCC 논문은 이 트랜지스터를 4F² 셀에 적용했습니다. SK하이닉스는 자사 연구에서 VG, 즉 수직 게이트라는 명칭을 씁니다. 명칭이 비슷하다고 두 회사의 게이트 모양과 제조 방법까지 같다고 볼 수는 없습니다.
로직의 GAA 나노시트와 비교할 때도 '게이트가 둘러싼다'는 모습만으로 같은 기술이라고 묶지 않는 편이 정확합니다. 이 글에서 살펴볼 변화는 D램 셀을 더 좁게 배치하기 위해 채널 방향과 셀 구조를 바꾼다는 점입니다. 로직 쪽 트랜지스터 구조의 변화는 GAA 나노시트 해설에서 따로 다뤘습니다.
관련 근거: [3] SK하이닉스 뉴스룸 — D램·낸드 전망 전문가 해설 1편, BCAT·4F² 셀 구조 설명 (2026-09-22 열람)[4] ISSCC 2026 공식 Advance Program — 세션 15, 논문 15.10 (PDF 43쪽)[5] VLSI 2025 공식 Advance Program — 논문 T20-5, 4F² DRAM Integration with Vertical Gate Cell Transistor and Peri-Under-Cell Architecture (PDF 62쪽)[6] ALBAKNOW — GAA 나노시트 트랜지스터 원리 (내부링크)
3. 셀을 줄이는 일과 회로를 아래로 옮기는 일
D램 칩에는 데이터를 저장하는 셀만 있는 것이 아닙니다. 셀을 선택하고 신호를 읽고 쓰는 회로도 필요합니다. 셀들이 모인 영역을 셀 어레이라고 부르는데, 어레이가 작아져도 이 회로들이 차지하는 공간은 남습니다.
셀온페리(COP, Cell-on-Peripheral)는 셀 어레이 아래에 주변회로를 배치하는 구조입니다. 삼성은 셀과 주변회로를 각각의 웨이퍼에 만든 뒤 웨이퍼 대 웨이퍼 하이브리드 구리 본딩으로 연결했습니다. 셀과 회로가 차지하는 자리를 위아래로 겹쳐 칩의 평면 면적을 더 효율적으로 쓰는 방식입니다.
여기서 회로 자체가 작아지는 것과 칩에서 차지하는 자리가 줄어드는 것은 다릅니다. 회로를 넉넉하게 설계하더라도 셀 아래 공간에 들어가면 평면 배치에서는 이득을 얻을 수 있습니다. 따라서 '설계 규칙을 느슨하게 해서 회로 면적이 줄었다'고 설명하면 인과관계가 뒤집힙니다.
4F²라는 면적 표기만으로 주변회로의 위치나 접합 공법이 정해지지는 않습니다. 셀온페리는 배치를, 웨이퍼 본딩은 제조 방법을 설명합니다. 삼성의 연구는 4F² 셀, VCT, COP, 하이브리드 구리 본딩을 함께 적용한 사례입니다. 이 조합을 4F²의 정의로 외울 필요는 없습니다.
SK하이닉스의 VLSI 2025 연구도 이 차이를 보여 줍니다. 논문 T20-5는 4F² 셀과 PUC(Peri-Under-Cell)를 결합한 공정 통합을 보고했습니다. PUC 역시 주변회로를 셀 아래에 둔다는 뜻입니다. 다만 공개 초록에 적힌 접합 방식은 퓨전 웨이퍼 본딩과 웨이퍼 간 접점입니다. 이를 삼성의 하이브리드 구리 본딩과 같은 공법으로 쓰면 안 됩니다.
관련 근거: [1] 삼성전자 ISSCC 2026 논문 15.10 공개 초록·서지정보 — A Vertical-Cell-Transistor-Based 4F² DRAM with Cell-on-Peripheral Architecture (성균관대학교 연구정보, pp. 272–274, DOI 10.1109/ISSCC49663.2026.11409152)[5] VLSI 2025 공식 Advance Program — 논문 T20-5, 4F² DRAM Integration with Vertical Gate Cell Transistor and Peri-Under-Cell Architecture (PDF 62쪽)
4. 삼성의 '20% 초과 증가'는 무엇을 센 숫자인가
삼성의 논문은 2026년 2월 ISSCC에서 15.10번으로 발표됐습니다. 공개 초록에는 10나노급 공정으로 만든 16Gb 시험 칩이 읽기와 쓰기를 수행했다고 나옵니다. 같은 설계 규칙에서 COP에 웨이퍼 대 웨이퍼 하이브리드 구리 본딩을 적용해, 웨이퍼당 전체 다이 수가 20% 넘게 늘었다는 결과도 담겼습니다. 다이는 웨이퍼에서 개별 칩으로 나뉘는 단위입니다.
앞에서 계산한 50%는 셀만 같은 넓이에 놓았을 때의 이론값이고, 이 20% 초과 수치는 연구에서 제시한 웨이퍼당 다이 수의 변화입니다. 비교 대상이 다르므로 두 값이 일치할 필요가 없습니다. 둘을 곱해 최종 생산량 증가율을 계산할 수도 없습니다.
초록은 수율을 반영한 양품 수가 20% 넘게 늘었다고 말하지 않습니다. 웨이퍼에 들어가는 다이가 많아져도 실제로 쓸 수 있는 칩의 수와 제조비는 별도로 확인해야 합니다. 두 장을 가공하고 붙이는 공정까지 고려하면 다이 수 증가만으로 원가 절감률을 계산할 수 없습니다.
두 발표에서 공개 자료로 확인한 성과와 그 자료만으로 판단할 수 없는 항목은 아래 비교표에 정리했습니다. SK하이닉스를 '로드맵만 공개한 회사'로 구분할 근거는 없습니다. 반대로 공개 초록에 칩 용량이 적혀 있지 않다는 이유로 기가비트 규모에 못 미쳤다고 단정할 수도 없습니다.
관련 근거: [1] 삼성전자 ISSCC 2026 논문 15.10 공개 초록·서지정보 — A Vertical-Cell-Transistor-Based 4F² DRAM with Cell-on-Peripheral Architecture (성균관대학교 연구정보, pp. 272–274, DOI 10.1109/ISSCC49663.2026.11409152)[4] ISSCC 2026 공식 Advance Program — 세션 15, 논문 15.10 (PDF 43쪽)[5] VLSI 2025 공식 Advance Program — 논문 T20-5, 4F² DRAM Integration with Vertical Gate Cell Transistor and Peri-Under-Cell Architecture (PDF 62쪽)
5. 4F² 다음을 읽을 때 남겨 둘 질문
SK하이닉스는 2025년 VLSI 발표에서 4F² VG와 3D D램을 10나노급 이하의 기술 방향으로 제시했습니다. 두 용어가 함께 등장하지만 같은 변화는 아닙니다. 4F²는 셀의 평면 면적을 줄이는 이야기이고, 셀을 여러 층으로 쌓는 3D D램은 저장 셀의 층수를 늘리는 이야기입니다. 주변회로 위에 셀을 놓았다는 사실만으로 저장 셀까지 여러 층이 됐다고 볼 수는 없습니다.
완성된 D램 다이를 쌓는 HBM, 메모리를 가속기 위에 배치하는 zHBM과도 구분해야 합니다. 셀을 줄이는지, 회로 위치를 바꾸는지, 칩을 쌓는지에 따라 해결하려는 문제가 달라집니다. 두 주제는 HBM 16단·하이브리드 본딩 해설과 zHBM 해설에서 따로 다뤘습니다.
제조 관점에서는 접합 기술이 중요해집니다. 공개된 두 연구 모두 서로 다른 웨이퍼의 셀과 회로를 연결합니다. 여기서 ALBAKNOW 편집팀이 주목하는 것은 접합 정렬과 연결 품질, 결함 검사, 추가 공정 비용입니다. 특정 장비사의 수혜를 확정하는 근거가 아니라, 이 구조가 양산에 들어갈 때 더 확인해야 할 항목입니다. 접합부에 문제가 생긴다는 이유만으로 웨이퍼 두 장 전체를 반드시 폐기한다고 단정할 수도 없습니다.
커패시터의 과제도 사라지지 않습니다. 셀 간격을 좁히면서 데이터를 저장할 충분한 정전용량을 확보해야 하기 때문입니다. 트랜지스터를 세웠다는 설명만으로 커패시터 문제까지 해결됐다고 읽어서는 안 됩니다. 이번에 확인한 두 논문의 공개 초록에는 커패시터 구조에 관한 설명이 없습니다.
이번에 확인한 논문 공개 초록과 회사 로드맵으로는 확정 양산 연도를 확인할 수 없었습니다. 다음 발표에서는 셀 크기뿐 아니라 칩 전체 면적, 수율을 반영한 양품 수, 제조 비용을 함께 봐야 합니다. 더 작은 셀을 만들었다는 성과가 더 경제적인 D램으로 이어지는지는 그때 판단할 수 있습니다.
자료 확인 기준: 2026-09-22. ISSCC·VLSI 공식 프로그램, 삼성 논문의 공개 초록, SK하이닉스 공식 자료를 대조했습니다. 삼성 논문 전체의 도표와 세부 측정 조건은 직접 확인하지 못했으며, 이 글에서 연구 성과로 다룬 범위는 공개 초록으로 한정했습니다.
관련 근거: [2] SK하이닉스 — IEEE VLSI 2025 차세대 D램 기술 로드맵 발표 보도자료 (PR Newswire, 2025-06-09)[7] ALBAKNOW — HBM 16단과 하이브리드 본딩 (내부링크)[8] ALBAKNOW — zHBM이란 무엇인가 (내부링크)