1. 게이트가 채널을 몇 면에서 감싸는가
트랜지스터는 게이트에 전압을 걸어 채널에 전류가 흐르게 하거나 막는 스위치입니다. 채널이 짧아질수록 게이트의 말을 잘 듣지 않는 전류, 즉 꺼져 있어야 할 때 새는 전류를 잡기 어려워집니다. 그래서 반도체 업계는 게이트가 채널을 더 많은 면에서 붙잡도록 구조를 바꿔 왔습니다.
평면형 트랜지스터에서 게이트는 채널의 윗면 한 곳만 덮습니다. FinFET은 채널을 지느러미처럼 세워 게이트가 세 면을 감싸게 했습니다. 인텔은 2011년 22나노에서 FinFET을 처음 도입했다고 밝혔고, TSMC는 2013년 16나노 FinFET 위험생산을 시작했습니다. 나노시트는 여기서 한 걸음 더 나가 채널을 얇은 판으로 만들어 게이트가 네 면 전부를 감쌉니다. 이 완전히 감싸는 구조를 게이트올어라운드, 줄여서 GAA라고 부릅니다. imec은 채널이 게이트에 완전히 둘러싸이면 더 짧은 채널 길이에서도 게이트의 제어력이 좋아진다고 설명하고, 인텔도 RibbonFET을 채널이 게이트에 완전히 둘러싸여 정밀한 정전기적 제어가 가능한 구조라고 소개합니다.
GAA와 나노시트는 같은 말이 아닙니다. GAA는 게이트가 채널을 사방에서 감싼다는 구조를 가리키고, 나노시트는 그 채널이 넓은 판 모양이라는 뜻입니다. 채널이 가느다란 선 모양이면 나노와이어라고 부르며, 이것도 GAA입니다. 삼성전자는 자사 기술이 좁은 채널의 나노와이어가 아니라 폭이 넓은 나노시트를 쓴다고 설명했습니다.
관련 근거: [1] imec — Entering the nanosheet transistor era (2022-02-11)[8] 인텔 IR — 공정·패키징 로드맵과 RibbonFET 발표 (2021-07-26)[3] TSMC — 2nm Technology·N2 나노시트 기술 페이지 (2026-09-19 열람)[9] 인텔 — Intel 18A·RibbonFET 기술 페이지 (2026-09-19 열람)[5] 삼성전자 뉴스룸 — 3나노 GAA 양산 발표 (2022-06-30)
2. 핀을 줄이다 막힌 자리, 시트를 쌓아 넘는다
왜 FinFET을 바꾸려 했는지는 표준 셀의 높이를 보면 이해가 됩니다. 로직 칩은 표준 셀이라는 작은 회로 블록을 반복해 만드는데, 셀의 높이는 그 안을 지나는 금속 배선 줄 수로 셉니다. 셀을 낮추려면 셀 하나에 들어가는 핀의 개수를 줄여야 했습니다. imec에 따르면 FinFET 세대는 셀당 핀을 3개에서 2개로 줄여 7.5트랙, 6트랙 셀을 만들었고, 그 대가로 줄어든 구동 전류를 핀을 더 높고 얇게 세워 보충했습니다. 이 방향의 끝이 핀 1개짜리 5트랙 셀인데, 핀 하나로 구동 전류를 더 키우는 것은 매우 어렵습니다.
나노시트는 이 막힌 자리에서 방향을 바꿉니다. 핀 하나 들어갈 자리에 얇은 채널을 위로 여러 장 쌓으면, 같은 바닥 면적에서 전류가 흐르는 유효 폭이 넓어집니다. imec은 나노시트가 핀보다 바닥 면적당 더 큰 구동 전류를 낼 수 있다고 설명합니다. 인텔도 RibbonFET이 더 작은 면적에서 핀 여러 개와 같은 구동 전류를 내면서 스위칭 속도를 높인다고 밝혔습니다.
설계자에게 생기는 다른 이점은 폭을 고를 수 있다는 점입니다. 핀은 개수로만 조절했지만 시트는 폭을 바꿀 수 있습니다. 삼성전자는 고객 요구에 맞춰 나노시트의 채널 폭을 조정해 전력과 성능을 맞출 수 있다고 설명했고, TSMC는 N2에 NanoFlex라는 이름으로 면적과 전력 효율을 앞세운 짧은 셀과 성능을 앞세운 긴 셀을 한 설계 블록 안에서 섞어 쓰는 방식을 내놓았습니다. 인텔은 RibbonFET에서 리본 폭을 달리해 최적화한다고 설명합니다. 세 회사가 같은 성질을 각자의 방식으로 상품화한 셈입니다.
관련 근거: [1] imec — Entering the nanosheet transistor era (2022-02-11)[8] 인텔 IR — 공정·패키징 로드맵과 RibbonFET 발표 (2021-07-26)[5] 삼성전자 뉴스룸 — 3나노 GAA 양산 발표 (2022-06-30)[4] TSMC — 2024 북미 기술 심포지엄·NanoFlex 발표 (2024-04-24)[9] 인텔 — Intel 18A·RibbonFET 기술 페이지 (2026-09-19 열람)
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3. MBCFET, 나노시트, RibbonFET — 세 이름을 한 줄에 놓으면
같은 계열의 구조를 회사마다 다르게 표현해 뉴스에서 헷갈리기 쉽습니다. 삼성전자의 구현 이름은 MBCFET(Multi-Bridge-Channel FET)입니다. 삼성은 2022년 6월 30일 3나노 공정에서 GAA 구조를 처음 양산에 적용했다고 발표했고, 2024년 6월 파운드리 포럼에서는 GAA 양산 3년 차에 들어섰으며 2세대 3나노(SF3)를 그해 하반기에 양산하고 2나노에도 GAA를 적용한다고 밝혔습니다. 삼성은 2나노 GAA로 만든 자사 모바일 프로세서 Exynos 2600을 업계 최초 2나노 GAA 공정 기반 제품으로 소개합니다.
TSMC는 별도 브랜드 없이 일반 용어인 나노시트를 씁니다. 3나노(N3)까지는 FinFET을 썼고, 2022년 6월 N2를 나노시트 기반으로 예고한 뒤 기술 페이지에서 2025년 4분기 계획대로 양산을 시작했다고 적고 있습니다. N2의 개선판 N2P는 2026년 하반기 양산 예정입니다. 로드맵에서 그 옆에 놓인 A16은 나노시트에 후면전력을 더한 별도 공정으로, 일정은 회사 자료 사이에도 차이가 있어 이 글에서는 다루지 않습니다.
인텔의 이름은 RibbonFET입니다. 2021년 7월 2011년 FinFET 이후 10년 만의 새 트랜지스터 구조로 발표했고, 당시 계획은 20A 공정에 먼저 넣는 것이었습니다. 현행 18A 기술 페이지는 RibbonFET과 후면전력 PowerVia를 함께 소개하며 미국 내 대량생산 상태를 명시하고, 2026년 1월에는 18A로 만든 Core Ultra Series 3를 발표했습니다. 2021년 발표의 노드별 일정은 그 뒤 바뀌었으므로 이 글에서는 현행 페이지의 상태만 씁니다.
회사 발표로 확인되는 상태는 삼성 3나노가 2022년 양산 시작, TSMC N2가 2025년 4분기 양산 시작, 인텔 18A가 현재 미국 내 대량생산입니다. 인용한 인텔 페이지에는 대량생산 개시일이 없어 TSMC와 인텔의 선후는 이 자료만으로 정하지 않았습니다. 세 회사 모두 판 모양 채널을 쌓아 게이트로 감싸는 같은 계열의 구조이지만, 시트 장수·폭·간격 같은 세부는 회사 자료에 공개된 범위를 넘어 확인하지 않았습니다.
관련 근거: [5] 삼성전자 뉴스룸 — 3나노 GAA 양산 발표 (2022-06-30)[6] 삼성전자 뉴스룸 — SFF 2024·SF3·2나노 GAA 발표 (2024-06-13)[7] 삼성전자 반도체 — Exynos 2600 제품 페이지 (2026-09-19 열람)[3] TSMC — 2nm Technology·N2 나노시트 기술 페이지 (2026-09-19 열람)[2] TSMC — 2022 북미 기술 심포지엄·N2 발표 (2022-06-17)[4] TSMC — 2024 북미 기술 심포지엄·NanoFlex 발표 (2024-04-24)[8] 인텔 IR — 공정·패키징 로드맵과 RibbonFET 발표 (2021-07-26)[9] 인텔 — Intel 18A·RibbonFET 기술 페이지 (2026-09-19 열람)[10] 인텔 뉴스룸 — Core Ultra Series 3·18A 발표 (2026-01-05)
4. ‘전력 45% 절감’은 무엇과 비교한 숫자인가
먼저 출발선부터 봐야 합니다. 삼성전자가 발표한 3나노 GAA의 전력 45% 절감은 직전 세대인 4나노가 아니라 5나노와 비교한 값이고, TSMC의 N2 전력 25~30% 절감은 직전 세대인 N3와 비교한 값입니다. 출발선이 다른 두 숫자를 한 줄에 세워 우열을 논하는 것은 성립하지 않습니다.
숫자를 그대로 옮기면 이렇습니다. 삼성전자는 1세대 3나노 GAA가 5나노 대비 전력 최대 45% 절감, 성능 23% 향상, 면적 16% 축소라고 밝혔고, 2세대 3나노는 전력 최대 50%, 성능 30%, 면적 35%라고 예고했습니다. TSMC는 N2가 N3 대비 같은 전력에서 속도 10~15% 향상, 같은 속도에서 전력 25~30% 절감이라고 밝혔습니다. TSMC는 무엇을 고정했는지 명시했지만, 인용한 삼성 보도자료는 세 개선율의 측정 조건을 같은 형식으로 제시하지 않습니다.
인텔의 18A 페이지에는 생산 실리콘에서 약 0.5V일 때 FinFET 설계 대비 약 30% 높은 CPU 주파수라는 수치가 있습니다. 이 숫자는 낮은 전압 조건 하나에서 잰 값이고, 페이지의 각주 조건을 함께 읽어야 합니다. 그리고 셋 다 트랜지스터 구조만 바꾼 효과가 아니라 배선·소재·설계 최적화를 모두 포함한 공정 세대 전체의 수치입니다. 나노시트가 기여한 몫만 떼어 낼 수는 없습니다.
읽는 순서는 후면전력 글에서와 같습니다. 무엇과 비교했는지, 전압·속도·전력 가운데 무엇을 고정했는지, 시험칩인지 양산 제품인지. 이 세 가지가 빠진 숫자는 크기만으로 판단할 수 없습니다.
관련 근거: [5] 삼성전자 뉴스룸 — 3나노 GAA 양산 발표 (2022-06-30)[2] TSMC — 2022 북미 기술 심포지엄·N2 발표 (2022-06-17)[9] 인텔 — Intel 18A·RibbonFET 기술 페이지 (2026-09-19 열람)
5. FinFET에서 달라지는 네 가지 핵심 공정
imec은 나노시트를 FinFET의 자연스러운 연장이라고 봅니다. FinFET용으로 다듬어 둔 공정 모듈 상당수를 다시 쓸 수 있어서 업계가 비교적 빨리 받아들일 수 있었다는 설명입니다. 다만 두 구조가 갈라지는 핵심 공정 네 가지를 짚습니다.
첫째는 채널을 만드는 방식입니다. 실리콘과 실리콘게르마늄을 번갈아 결정 성장으로 쌓아 다층 구조를 만들고, 나중에 실리콘게르마늄을 걷어 내면 실리콘 판만 남습니다. 채널을 기판에서 깎아 내는 대신 층을 쌓아 만드는 것이라 두 재료의 격자 차이를 다뤄야 합니다.
둘째는 이너 스페이서입니다. 시트마다 게이트와 소스·드레인을 서로 떼어 놓아 둘 사이의 기생 용량을 줄이는 얇은 절연막이 필요한데, 다층 구조의 실리콘게르마늄을 옆에서 살짝 파낸 뒤 그 빈자리를 절연 재료로 채워 만듭니다. imec은 이 단계를 나노시트 공정에서 가장 복잡한 모듈로 꼽습니다. 옆으로 얼마나 파느냐를 정밀하게 맞춰야 하기 때문입니다.
셋째는 채널 릴리스입니다. 이너 스페이서를 넣은 뒤 게이트를 교체하는 단계에서, 남아 있던 실리콘게르마늄만 골라 식각해 시트를 서로 떼어 냅니다. 높은 선택비가 필요하고 얇은 시트끼리 달라붙는 것도 막아야 합니다. 넷째는 그렇게 생긴 시트 사이 좁은 틈까지 게이트 절연막과 금속을 채우는 단계입니다. imec은 시트 사이 간격을 13nm에서 7nm로 줄였을 때 AC 성능이 10% 좋아졌다는 결과를 들어 이 단계의 중요성을 설명합니다.
네 단계를 한 그림으로 떠올리면 시루떡에 가깝습니다. 실리콘과 실리콘게르마늄을 켜켜이 쌓은 떡에서 실리콘게르마늄 층만 양옆에서 파고들어 절연 지지대를 받쳐 두고, 나중에 그 층을 속까지 녹여 낸 뒤 빈 공간에 게이트 금속을 밀어 넣는 흐름입니다.
장비·소재 쪽에서 보면 결정 성장, 선택적 식각, 좁은 공간의 박막·금속 충진에서 정밀도 요구가 달라지는 대목입니다. 에피 성장과 게이트 절연막·금속 증착 자체가 FinFET에 전혀 없던 것은 아닙니다. 나노시트에서는 Si/SiGe 다층 구조와 시트 사이 공간 때문에 통합 방식과 난도가 달라진다는 뜻입니다. 다만 이런 공정 부담이 특정 업체의 공급이나 매출로 이어진다는 근거는 아닙니다. 어떤 회사가 어느 공정에 어떤 장비와 재료를 채택했는지는 따로 확인해야 합니다. 이 판단은 imec 자료를 바탕으로 한 편집팀의 해석입니다.
관련 근거: [1] imec — Entering the nanosheet transistor era (2022-02-11)
6. 나노시트 다음은 포크시트, 그다음은 CFET
imec은 나노시트를 하나의 구조가 아니라 가족으로 설명합니다. 다음 구성원은 포크시트입니다. 나노시트에서 구동 전류를 더 키우려면 시트 폭을 넓혀야 하는데, n형과 p형 소자 사이에 게이트 금속 패터닝을 위한 넓은 여백이 필요해 낮은 셀에서는 폭을 키우기 어렵습니다. 포크시트는 n형과 p형 사이에 절연 벽을 세워 이 간격을 좁힙니다. imec은 2021년 실험에서 n-p 간격 17nm에서 서로 다른 게이트 금속을 넣는 데 성공했다고 밝혔고, 시뮬레이션으로 나노시트 대비 AC 성능 10% 이득을 예측했습니다. 벽 때문에 게이트가 세 면만 감싸는 셈이지만, 같은 웨이퍼에서 만든 나노시트 소자와 비슷한 짧은 채널 제어력을 보였다는 것이 imec의 설명입니다.
그다음이 CFET입니다. n형 소자 위에 p형 소자를 수직으로 쌓아 n-p 간격 문제를 아예 세로 방향으로 옮깁니다. imec은 이것을 나노시트 가족의 마지막 구성원으로 부르며, 한 번에 쌓는 모놀리식 방식과 웨이퍼를 옮겨 붙이는 순차 방식을 함께 연구하고 있다고 설명합니다. 이 글이 인용한 imec 자료는 포크시트와 CFET을 연구·로드맵 후보로 다룹니다. 회사별 양산 일정이나 현재 상용화 상태는 이 글의 근거로 확인하지 않았습니다.
여기까지가 트랜지스터 자체의 이야기이고, 전력을 뒷면에서 공급하는 후면전력공급은 배선 쪽의 별개 변화입니다. TSMC의 A16처럼 나노시트와 후면전력을 함께 넣는 공정이 나오기 때문에 두 기술이 한 세트로 보이지만, 성능 향상을 어느 한쪽의 효과로 돌리면 안 됩니다. 이 글에서 기억할 것은 하나입니다. 핀을 세우는 대신 판을 쌓았고, 그래서 게이트가 사방을 감싸게 됐으며, 그 대가로 층을 쌓고 떼어 내는 공정이 새로 생겼습니다.
자료 확인 기준: 2026-09-19. imec 해설과 회사 기술 페이지·보도자료를 직접 열람했습니다. 시트 장수·폭·간격 같은 회사별 세부 치수, 수율, 고객별 채택 여부는 공개 자료로 확인하지 않았으며 다루지 않았습니다.
관련 근거: [1] imec — Entering the nanosheet transistor era (2022-02-11)[11] ALBAKNOW — 후면전력공급 원리 (내부링크)[12] ALBAKNOW — 1.4나노 경쟁 시간표 (내부링크)