1. 트랜지스터까지 전력이 가는 길
트랜지스터를 아무리 촘촘하게 넣어도 필요한 전압이 제때 도착하지 않으면 설계한 성능이 나오지 않습니다. 기존 구조에서는 앞면의 금속 배선층이 신호 전달과 전력 공급을 같이 맡습니다. 배선이 복잡해질수록 어느 선을 어디에 둘지가 설계의 발목을 잡습니다. 인텔도 PowerVia를 설명하면서 이 배선 혼잡을 출발점으로 삼습니다.
후면전력공급은 전력망을 반대편으로 보내 앞면의 공간을 신호 배선에 더 쓰게 합니다. 전력이 지나는 길의 저항이 낮아지면 배선을 통과하며 생기는 전압 강하, 즉 IR 드롭도 줄어듭니다. I는 전류, R은 저항입니다. 같은 전류가 흐를 때 길의 저항이 작아지면 전압이 깎이는 폭도 작아진다는 뜻입니다. TSMC는 이 전압 강하 감소와 앞면 배선 공간 확보를 A16 공정에서 후면전력이 주는 이점으로 꼽습니다.
한 가지 짚어 둘 것은 앞면과 뒷면의 기준입니다. 여기서 말하는 앞뒤는 소자를 만든 웨이퍼를 기준으로 나눈 면입니다. 완성된 제품을 책상에 놓았을 때의 위아래로 떠올리면 패키지 구조와 섞여 헷갈리기 쉽습니다.
관련 근거: [3] 인텔 공식 기술 안내 — 18A·PowerVia·양산 상태[4] TSMC 공식 기술 안내 — A16 공정·성능 비교 조건[2] imec — 후면전력 연결 방식 연구 (2023-08-28)
2. ‘전력 20% 절감’이라는 숫자를 읽는 법
원리를 알고 나면 회사 발표에서 눈에 들어와야 할 것은 숫자의 크기보다 비교 조건입니다. TSMC는 A16을 N2P와 비교해 같은 공급 전압에서는 속도가 8~10% 빨라지고, 같은 속도에서는 전력이 15~20% 줄며, 칩 밀도는 최대 1.10배라고 설명합니다.
세 값은 각각 다른 조건에서 다른 지표를 잰 것입니다. 그래서 "속도는 10% 빨라지고 전력은 20% 줄어든다"처럼 한 번의 동작에서 동시에 얻는 결과로 합쳐 버리면 원문의 뜻이 달라집니다. 비교 대상도 후면전력 배선 하나가 아니라 나노시트 트랜지스터와 후면전력을 모두 포함한 A16 공정 전체입니다. 이 숫자만으로는 후면전력이 기여한 몫을 따로 떼어 낼 수 없습니다.
다른 회사의 숫자를 옆에 놓을 때도 같은 순서로 읽으면 됩니다. 무엇과 비교했는지, 전압·속도·전력 가운데 무엇을 고정했는지, 시험칩인지 실제 제품인지. 이 세 가지가 빠져 있으면 숫자가 아무리 커도 어느 쪽이 유리한지 말할 수 없습니다.
3. 뒷면 전력망과 트랜지스터는 어떻게 이어질까
뒷면에 금속을 깔았다고 연결이 끝나는 것은 아닙니다. 그 전력망에서 소자까지 이어지는 통로가 있어야 하고, 이 통로를 어떻게 만드느냐에서 구현 방식이 갈립니다.
imec이 연구한 한 방식은 매립 전력선(BPR, Buried Power Rail)과 나노 관통 실리콘 전극(nano-TSV)을 짝지은 것입니다. BPR은 소자 아래쪽에 묻어 둔 금속선이고, 뒷면의 전력망과는 nano-TSV로 이어집니다. BPR을 뒷면 금속층 그 자체로 이해하면 두 구조의 역할이 뒤섞이니 따로 봐야 합니다.
그렇다고 BPR이 모든 후면전력 기술의 필수 부품인 것은 아닙니다. imec의 2023년 연구에는 BPR을 거치지 않고 중간 연결층으로 접근하는 방식과, 소스·드레인 쪽으로 곧장 연결하는 방식도 함께 나옵니다. 공간을 얼마나 줄이느냐와 만들기가 얼마나 어려우냐가 방식마다 다릅니다. "트랜지스터에 가까울수록 무조건 낫다"는 식의 한 줄 순위보다, 목표로 하는 셀 크기와 구현 부담을 같이 놓고 보는 편이 정확합니다.
이름도 정리해 두겠습니다. PowerVia는 인텔이 쓰는 기술명이고, Super Power Rail은 TSMC가 쓰는 이름입니다. BSPDN은 이 기술군을 통틀어 부르는 일반 용어로, 삼성의 SF2Z 설명에도 등장합니다. 이름이 다르다는 사실만으로 세 회사의 공정 단면이 어떻게 생겼는지까지 알 수는 없습니다.
관련 근거: [5] imec — BPR·nano-TSV·박막화·열 관리 (2022-11-25)[2] imec — 후면전력 연결 방식 연구 (2023-08-28)[3] 인텔 공식 기술 안내 — 18A·PowerVia·양산 상태[6] TSMC 공식 발표 — A12·Super Power Rail (2026-04-23)[1] 삼성 공식 뉴스룸 — SFF 2024·SF2Z 발표 (2024-06-13)
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4. 얇아진 실리콘에서 더 까다로워지는 작업
설계에서 얻은 여유를 실제 칩으로 만들려면 뒷면 가공을 거쳐야 합니다. imec의 BPR·nano-TSV 사례에서는 소자가 있는 웨이퍼를 지지용 웨이퍼에 붙인 다음, 연삭·연마·식각으로 실리콘을 얇게 깎아 냅니다.
이 사례에서 남기는 실리콘은 수백 nm 수준입니다. imec은 여기에 총 두께 변화(TTV) 40nm 미만, nano-TSV와 BPR의 정렬 오차 10nm 미만이라는 조건을 붙입니다. 두 숫자를 읽을 때 조심할 점이 있습니다. 40nm는 남긴 실리콘의 두께가 아니라 위치에 따라 두께가 얼마나 들쭉날쭉한지를 말하고, 10nm는 이어 붙일 두 구조가 얼마나 정확히 맞물려야 하는지를 말합니다. 접합 과정에서 생긴 웨이퍼 왜곡도 이 정렬에 영향을 줍니다. 두 수치는 이 구현 사례에 붙여 읽어야지 모든 회사의 규격으로 옮기면 안 됩니다.
열도 살펴야 합니다. 두꺼운 실리콘을 얇게 깎으면 소자의 자기 발열에 영향을 줄 수 있습니다. 다만 imec은 같은 자료에서 뒷면 금속선이 옆 방향으로 열을 퍼뜨려 이 영향을 상당 부분 상쇄할 가능성을 초기 모델링 결과로 제시합니다. 그러니 후면전력을 쓰면 무조건 더 뜨거워진다고 단정할 근거는 없습니다.
장비와 소재 쪽에서 보면 이 대목이 연결 고리입니다. 공정 흐름을 따라가면 연삭·연마·식각, 웨이퍼 접합, 뒷면 정렬과 배선 형성에서 어떤 요구가 생기는지 보입니다. 그렇다고 공정이 필요하다는 사실만으로 특정 업체의 공급이나 매출을 연결할 수는 없습니다. 실제 어떤 공정을 택했는지, 어떤 장비와 재료가 채택됐는지가 따로 확인돼야 합니다. 이 판단은 앞서 든 공정 자료를 바탕으로 한 편집팀의 해석입니다.
5. 실제 제품에 들어갔는지는 별도로 확인한다
인텔의 현행 18A 기술 페이지는 PowerVia와 RibbonFET을 나란히 소개하면서 미국 내 대량생산 중이라고 적고 있습니다. 2026년 1월에는 18A 기반 Core Ultra Series 3도 발표했습니다. 후면전력을 이야기할 때 연구용 구조뿐 아니라 제품에 들어간 사례까지 확인할 수 있게 됐다는 뜻입니다.
삼성도 SF2Z에 후면전력을 넣는다고 공식 발표했습니다. 2024년 6월 발표에서 2027년 양산을 목표로 제시했는데, 이 날짜는 발표 당시의 계획입니다. 공식 발표가 있다는 것과 양산이 끝났다는 것은 다른 이야기입니다.
TSMC를 포함한 회사별 도입 일정은 공정 로드맵 비교 글에서 이어서 다룹니다. 이 글에서 남기는 질문은 하나로 모입니다. 발표한 효과가 어떤 연결 구조에서 나왔고, 어떤 조건과 비교했으며, 실제 제품에도 들어갔는가. 이 순서로 확인하면 후면전력이 기술적으로 가져다주는 것과 아직 검증이 남은 것을 나눠 읽을 수 있습니다.
관련 근거: [3] 인텔 공식 기술 안내 — 18A·PowerVia·양산 상태[7] 인텔 공식 뉴스룸 — Core Ultra Series 3 발표 (2026-01-05)[1] 삼성 공식 뉴스룸 — SFF 2024·SF2Z 발표 (2024-06-13)[8] ALBAKNOW — 1.4나노 경쟁 시간표 (내부링크)